奈米時代製程與材料挑戰(4)驗證2006年以後奈米製程變化趨勢
（盧慶儒／DigiTimes.com） 2006/09/11
從2004年開始不管怎麼觀察，與邏輯產品相比，記憶體在整個半導體技術和收益上都呈現出帶頭的氣勢，早在2∼3年前，這樣的想法就已經在半導體業界流傳開來。這是由於在過去幾年在非記憶體的半導體產品領域中，因為數位家電的興起，使得系統晶片也逐漸成為半導體產業的要角，整個業界均投入了大量的人力、物力專注於新一代產品的開發。但是，由於技術問題和不斷提昇的難度、生產設備成本的提高，假如期望導入用可編程晶片來降低硬體成本負擔的話，無可避免的另一方面軟體成本也會因此而高昇，所以面對這樣的難題，產業界又陷入了摸索的階段。因此這樣的困擾，使得各大半導體業者將利潤的期望轉投注於記憶體產品。不過事實上，半導體產業未必需要以記憶體為主要發展的方向。因為，就製程而言，記憶體一直是領先於邏輯產品，並且是加速改善生產良率與效能的試金石，再加上資訊產品對於記憶體的需求大增，因此讓記憶體創造出需求的現象，同樣的，這樣的潛力在邏輯產品也是可以被實現的。不過當時機來臨時，是否已經做好完全的準備，這將決定半導體業者的基本競爭優勢。
■跨越半導體產業調整期
以今天的角度來看，對於擴大12吋晶圓產能，以及90奈米以後的製程技術，對於尚未積極投入的半導體業者來說，相信目前正處於瓶頸的時期。預計2007年在非記憶體的領域中，可以聞得出，這些產品以與記憶體同樣製程為技術基礎開始量產的投資競爭殺戮氣息。由於製程細微化伴隨的技術難度的上升，導致了不易實現的高可靠量產度技術，在半導體業界，長久以來，類似這樣有關高可靠量產度技術的難題也一直被提出來討論。
從各方面的資料可以觀察初，2005年正式處於半導體產業的調整期，全球半導體業界的設備投資金額相較過去，出現下滑的現象。不過如果從單一產品來看，包括記憶體、MPU、DSP等等，與2004年相比較，設備投資金額卻是出現明顯的增加，而所發表新一代的半導體設備中，有60∼70％的客戶均是來自於記憶體生產業者，所以可以說，記憶體的產出的確是穩定了技術方面的進步，而產生初明顯的效果。下一階段的調整期，預計將會出現在2007年，這新一波技術穩定調整期，與2005年有些差異，推動的力量相信不是來自於記憶體，而是來自於多樣化邏輯產品，雖然多種邏輯之間還是有一定的差異程度，不同的情況下，所適用的技術也是不同的，但是，就整體而言，還是一股相當強大的力量。
■12吋晶圓監視比率無法依經驗判定
完整地來看半導體產業，可以回顧從8吋的晶圓的引進期開始，經過3∼4年的調整，才達到了技術穩定化。先從日本半導體業者解除監視比率（Monitor Ra德州儀器o）的經驗作為舉例說明，日本半導體業者從1993年到1994年之間，製程監視比率高達100％，但是2∼3年之後的1996∼1997年，製程監視比率居然降到了只有30％左右。這時8吋晶圓的月出貨約為200萬片，累計出貨約1200萬片。
而當製程來到12吋晶圓時，如果以8吋晶圓需要累計出貨1200萬片的經驗來推估，大概在2005年6月左右就可以達到降低製程監視比率，但是，事實上雀並非如此的順利，根據統計，截至目前為止，日本半導體業者的製程監視比率還高達70％，而且下降的速度也相當的遲緩，雖然半導體業者可以從每月所使用與生產的晶圓中累積量產經驗，但是從所累計消耗的晶圓數量來看，在與製程監視比率相比對的結果，可以發現12吋晶圓的技術難度已經超越了8吋的引進期了。
所以持續觀察下來，這一波的調整期，半導體產業估計要到2007年之後才能達到量產技術的穩定，而實現強化需求的成果。由於更新一代的製程技術引進後，相信監視比率可以出現不錯得進展，再加上12吋晶圓的量產，有望在2007年解除監視比率的動作，再加上記憶體的監視比率的解除會比邏輯產品來的快，雖說，推動技術穩定最大的助力來自於邏輯產品，但是，因為記憶體的成熟度，也為調整期的穩定帶來相當大的力量。而在邏輯產品中有哪些會成為領頭的作用，預估將會有包括產能相當大的MPU和DSP。
如果，根據過去經驗的計算結果，似乎可以相信當時間推進到技術穩定調整期的2007年之後，相信將會是產能快速擴大的階段，而業者的12吋晶圓月產能也可以突破2萬片，屆時就可以相受歷經艱苦調整期所帶來的成果，開始推動各項的新市場與發展的策略。但是，事實上能不能如此順利，大多的半導體業者都抱持著懷疑的態度。不要說別的，如何追求完美IDM的運轉，就是純晶圓代工業者最大的困擾。以目前的業者來看，台積電與聯電是相當積極的解決因為製程調整期對IDM運轉所帶來的困擾。但是，其他非純晶圓代工的業者是否能夠投入如此大量的心力就不得而知了，因為2007年已經迫在眼前了，至少也需要完成準備的工作，但是已經幾乎沒有完成準備的時間了。
▲製程監視比率比對的結果，可以發現12吋晶圓的技術難度已經超越了8吋的引進期了。（圖片來源：Infineon）
■全球部份業者對於奈米製程進度
從2005年底開始，全球各大半導體業者均開始嘗試利用65奈米的製程來生產CMOS邏輯晶片，而隨後的45奈米也都預計在2007∼2008年之間開始生產。
就基本技術而言，CMOS邏輯晶片都還尚未出現大幅度的改變，但是，就應用面來看，CMOS邏輯晶片已經在各式各樣類型的產品中被應用，而低成本、單晶片也是不斷發展的目標，所以，以這樣的目標再加上現階段電路的複雜化程度而言，似乎45奈米是相當符合此一需求，也成為是否能夠低成本、單晶片化的重要指標。不過，開發45奈米製程技術相當困難，相較於從90奈米製程，轉進65奈米製程，需要花費更多的資金和研究，對於資金較不充裕的日本或許將會走向共同合作開發的方式，來降低學習曲線。
1.富士通45奈米世代低功率化的設備與製程技術
富士通是的策略是利用採用完全Low K，實現低功率化的目標，而在與過去同樣的晶片面積中積集了2倍電路。並且在低功率用的電晶體方面，因為45奈米製程所帶來的效果，工作電壓由原先65奈米世代的1V下降到了0.85V，並且將銅佈線和Low K材料適當的整合，閘長度達到短通道效應，對於降低耗功率是相當有效的，使得整體的耗功率只有65奈米製程的一半，而又達到了2倍的電路積集化效果，而在線距方面，和65奈米製程相比，富士通45奈米的線距只有原先的70％。
所以，由於技術世代的發展，細微製程的環境之下，可以在縮小晶片尺寸的過程中，同時提高邏輯閘積集的密度，因此具有低成本與多功能的系統晶片也成了富士通被積極發展的產品。但是，由於細微化的因素，使得線路的間隔減少，這樣的結果不僅會在線路之間產生寄生電容，訊號的傳遞速度有減緩的情況發生，並且還出現消耗功率不減反增的困擾。為了解決這個問題，就如大家所熟知的，必須使用低介電常數的材料。雖然多孔low-k材料低可以達到低介電常數的目標，但是為了保持膜內部的空隙，這樣又會造成的機械強度降低，如果在製程中，讓其他溶液浸入空隙中，更會導致介電常數上升，和膜質產生變化等等問題。富士通利用還在溶液狀態時，製作擁有微小奈米微粒的奈米簇（Nano Clusters），讓簇（Clusters）間緊緊連結的方法，均一性地分散到Low-k材料上，來強化整體的機械強度。
因此在這一方面，富士通從65奈米開始，開始採用介電常數為2.25的Low K材料（NCS：Nano Clustering Silica）作為同一線路層間的絕緣膜，金具開發的結果，不僅是適合應用65奈米製程上，甚至於進展到45奈米製程也不會有太大應用上的問題出現。
在縮小存儲單元尺寸方面，富士通也相當積極的利用奈米製程來完成。對於系統基片來說，對於緩衝暫存器的需求，不管哪一個製程上，都是必須面對的，也是縮小晶片尺寸的重點之一，所以在這一方面，基於過去的半導體產業技術發展經驗，SRAM 存儲單元的面積都會因為製程的世代替換下，存儲單元的面積都會有縮小一半的成果，而面對45奈米製程世代富士通的目標是，必須將SRAM 存儲單元的面積縮小到0.25m㎡。
2.台積電因應65奈米製程訂定營運策略
對於65奈米製程市場的到來，包括低功率、高速，以及一般普通等等的邏輯晶片產品都將全部導入65奈米製程。雖然早在2005年底，台積電便已出貨了一批低功率晶片產品給客戶，但是還是必須等到獲得客戶的製程認證才算是正式成功利用65奈米製程量產晶片產品。
目前台積電所產用的65奈米製程技術，已經是第三代的製程技術，採用的65奈米製程解決方案則是Nexsys，線路層最高可以達到9層，而晶片動作電壓則是在1.0V∼1.2V之間，I/O電壓分別可以支援1.8V、2.5V、以及3.3V。而邏輯閘的密度，台積電也是有計劃性的逐漸提高，因為逐漸縮小存儲單元的尺寸，所以在晶片上的積集度也能夠達到過去2倍的密度，目前，包括混合訊號、RF、支援邏輯和記憶體的Embedded晶片，都已經陸續導入這樣的製程。
不過，由於為了保持量產良率以及技術的純熟度，在65奈米製程的演進上，台積電採取了小限度的逐步改變，和90奈米製程進行比較，不管在結構上或者製程技術上的改變都不大，唯一最大的差別性是，把作為閘極材料的Silicide，由原先的從CoSiX換成了NiSiX，雖然就特性上，CoSiX仍舊可以在65奈米製程上使用，但是台積電考量的是，如果考慮下一代以後製程的時候，現在就進行改變換成NiSiX，或許會比較好一些，因為從現在就可以開始適應NiSiX，而不須等到非得改變材料才來適應會較好一些。現在台積電在65奈米製程上已經開始實際使用NiSiX材料來為Qualcomm進行量產，而所得到的結果是比比當初預計的還提早了兩個月，此外，產出的品質也獲得了Qualcomm的認證。
因此台積電的成功，也吸引了除了Qualcomm之外，包括Freescale 、Altera、Broadcom等世界各地知名的半導體解決方案客戶，採用台積電的65奈米製程技術，台積電為了獲得客戶的支援，開始提供實現DFM的設計支援，並且與LPCLithography Process Check）、CMP和CAA（Cri德州儀器cal Area Analysis）共同開發所需的DUF（Unified Data Format），透過使用共同的格式，客戶可以在工作站使用台積電所驗證的DFM工具進行設計。
2005年台積電的營業額，比起2004年增長了7.5％。而2005年台灣整體晶圓代工市場產值與2004年個相較卻下滑了30％，所以，台積電的的市場佔有率不降反升，差不多到達50％。還有，單價較高的130奈米製程技術在市場上也占了4成左右，相信今後比率依舊會繼續上升，可以預見台積電在2006年的發展前景也會不錯。
德州儀器也開始積極地導入45奈米製造技術，德州儀器是採用193奈米浸潤式微影技術，期望讓晶片的產出數量提高一倍，並且能夠降低了晶片功耗，就德州儀器的數據顯示，這樣的改變將會使效能提高30％，並同時降低40％的功耗。可以達到大幅度降低功耗的原因是，德州儀器在45奈米的製程技術中，採用了SmartReflex電源與性能管理技術，將智慧化的自適應晶片、電路設計以及有關軟件結合在一起而達到的。
德州儀器採用193奈米浸潤式微影技術來進行45奈米的製程技術，是期望能夠實現更高的解析度與更小的元件體積，例如利用45奈米製程的SRAM存儲單元，面積僅有0.24m㎡。當然，這樣的成果還需要其他的材料配合，在超低介電材料的部分，德州儀器採用了介電常數為2.5的材料，使的電容減少了10％，縮短層內傳輸延遲時間，得以提高了晶片性能。
另外，德州儀器還考慮在45奈米技術中，採用雙功函數金屬柵（dual work func德州儀器on metal gate），以較低的成本來提高產品的效能。其它的方法還包括採用完全矽化的多晶矽（FuSI）技術，或結合使用金屬與矽化物。德州儀器目前正在開發可以實現最高性能的技術技術，相信在繼續使用業經驗証的氮化矽介電層與金屬柵極技術，便可以達到不使用更先進的新型高K材料實現必需的功耗控制。
3.東芝積極佈局65奈米以下技術
東芝半導體為了提高晶片系統性能、降低耗電，也因應65奈米以下製程，對於多層佈線技術來達到減小電阻，以及及電容的要求越來越嚴格，並且期望降低因為佈線及過孔的微細化發展，導致可靠性急劇下降，東芝半導體開始採用65奈米介電常數為2.7的Low K絕緣材料，以及Damascene銅佈線技術和解決方案。
▲雖然多孔low-k材料低可以達到低介電常數的目標，但是為了保持膜內部的空隙，這樣又會造成的機械強度降低。（圖片來源：日本富士通）
4.NEC的55奈米技術研制成功
NEC日前宣布開發出名為UX7LS的55奈米技術，採用了浮出蝕刻（emersionlithography）和更高介電常數材料。NEC相信可以提供比65奈米技術在操作和待機模式下低1/10的功耗。NEC電子此前公開的65奈米技術名為UX7，採用傳統曝光蝕刻的技術，以及含高K材料的電晶體結構。NEC電子採用體偏置敏感元件結構，來控制電晶體閾值電壓，並利用生長於二氧化矽層上的高K（HfSiON）絕緣薄膜，來實現更低功率的元件，其厚度與採用SiO2材料相同為1.8nm。採用UX7LS技術的SRAM將具有92.5萬／平方米的邏輯閘密度，尺寸為0.432m㎡。
Intel持續偏執下去：精進至45奈米
奈米時代製程與材料挑戰(2)
（郭長祐／DigiTimes.com） 2006/09/11
前言：「唯偏執者得以倖存，Only the paranoid will survive」這句話不僅是過去Intel公司執行長安迪？葛洛夫（Andrew S. Grove）的至理名言，也是他個人著作的經典書名（台灣翻譯成：十倍速時代），更是至今為止英特爾公司營運上的第一圭臬。
雖然在極先進的製程技術上Intel仍須向IBM、Fujitsu、TI等業者看齊，但就商業量產性的數位邏輯製程技術而言，Intel確實一直保有領先地位，當大夥在談論130nm、90nm時，Intel已經往65nm、45nm邁進，甚至已有32nm的規劃；同樣的當大家都還在議論8吋晶圓（8英吋，換成公制是直徑200公釐）與12吋晶圓（300mm）兩者的投報權衡時，Intel已有18吋（450mm）的建廠打算。
因此，數位邏輯晶片的商業化量產標竿、指標在Intel，包括新製程的規模效益、經濟效益、良率成熟度等，皆以Intel有較快的進度時程（進程）、率先示範，因此本文以下將就Intel的45nm製程技術來窺視數位晶片的新未來，尤其國內竹科的晶片設計業者數在全球僅次於美國矽谷，並且90％以上都是以數位設計為主，所以Intel的新數位製程技術必須為業者所注意的關鍵項。
▲圖中可見「L GATE」指的是閘極寬度距離（Gate Length），下方的左塊與右塊則是源極、汲極，半導體界常言的90nm製程、65nm製程指的正是「L GATE」寬度距離的精縮。（圖片來源：Intel.com）
附註：所謂90nm、65nm（nm＝Nano Meter，即「奈米」）製程，指的是場效電晶體（Field Effect Transistor；FET）的閘極（Gate）寬度，寬度同時也是指源極（Source）與汲極（Drain）間的實體長度距離。
■製程技術名稱的技術發展
與其他晶圓廠業者相同的，Intel的製程技術也有其名稱，例如90nm製程為P1262、65nm製程為P1264、45nm製程為P1266，而日後的32nm製程也已經設定好技術名稱（代號）：P1268。
其中耐人尋味的，對於整合裝置製造商（Integrated Device Manufacturer；IDM）營運屬性的半導體業者而言，對外公佈自有製程的技術代號、名稱並沒有太多商業意義，因為不會因此招攬與吸引晶片設計業者來投單（製造代工訂單），因為IDM業者多半沒有代工業務。
不過，公佈採行新製程的技術代號稱呼，也能讓購買晶片的用戶（或潛在購買用戶）瞭解到該晶片已使用更先進的製造技術，這對刺激買氣也不無小補。
以目前而言，Intel對於65nm製程已是成熟量產，依據今年初的官方公佈資訊，2005年10月Intel開始用65nm製程供貨，有兩座12吋晶圓廠（D1D以及Fab 12）能投入量產，並且已用65nm製程生產超過100萬顆以上的雙核微處理器（言下之意是：量產技術已高度成熟），而預計今（2006）年第三季之後所有的微處理器都將從90nm轉向65nm。
▲圖中可見Intel過往的90nm，現有的65nm，試製試產中的45nm，以及未來規劃的32nm等的製程技術名稱，原本預計2007年下半年（H2）投產的45nm製程已經確定延至2008年第一季（Q1）執行。（圖片來源：Intel.com）
■從65奈米到45奈米的表現差異
進一步的，Intel也預計從2007年下半開始實現並運用45nm技術，到底45nm技術與65nm能為數位邏輯晶片帶來多大的精進提升，關於此目前為止Intel透露了數點要項：
1、電晶體的密度可以再增加一倍，即是65nm製程的兩倍，或者反過來思考：使原有已量產的晶片在裸晶電路上減少一半的耗用面積。
2、電晶體（當成邏輯開關來運用）的開路、短路切換速度比現有65nm再快上20％，這表示：若既有晶片的運作時脈極限是2GHz，透過此一製程升級將有機會達2.4GHz。
3、相對的，若換用新製程的用意不是用來增加運作效率速度，那麼也可以增加省電性，在相同的運作時脈下，新製程技術的靜態功耗（指漏電流）能夠比過去減少5倍之多。
4、同樣以省電節能為考量，使用新製程的晶片，在動態功耗（電晶體進行切換時）上也比過去減少30％。
從上述四項可以看出，新製程不是增加電晶體密度就是降低電路耗用面積進而精省成本，或者是用來提升運作時脈頻率或用來精省電能。尤其是密度與電能，今日多數的晶片都已達需求之上的效能，效能價格比（Price Performance Rate；PPR）、運作時脈等不再是首要重視，相對的是更高密度所能帶來的設計運用發揮，以及每瓦用電可獲得的效能（Performance Per Watt；PPW）。
所以，新製程的密度取向多半勝過價格取向，省電取向多半勝過效能取向，密度取向的發揮代表即是今日的多核設計風氣，省電更是不用多言。附帶一提的，Intel研究發展45nm製程技術的地方是在奧勒崗州（Oregon）的Hillsboro。
■密度考驗：6T SRAM為指標
既然電晶體密度是縮密製程的一大要點，若更具體表現的話，則是用最耗用電晶體數的靜態隨機存取記憶體（SRAM）來量度新製程能帶來多少的密度效益提升。即便同樣是閘極寬度的製程，各業者最後能成就的結果與特性也不盡相同。
舉例來說，TSMC的65nm製程技術：Nexsys 65-Nanometer若以晶格（Cell）方式來製造SRAM記憶體，則尺寸會在1.158平方微米至0.499平方微米間，1.158平方微米是8T型的SRAM，0.499平方微米是6T型的SRAM，所謂8T、6T指的是每形成一個位元（bit）的SRAM記憶容量時所要耗用的電晶體數目，8T是8個電晶體，6T則是6個，T指的正是電晶體英文的第一個字母（Transistor）。
同樣的65nm製程，同樣用來製做成SRAM記憶體，並根據UMC的技術透露，UMC在65nm製程下已能讓6T SRAM精縮至0.490平方微米，小於TSMC的0.499平方微米，更小於IBM（微電子）的0.51平方微米，如此即便在相同的裸晶面積上使用相同的65nm製程，最終所能放入的SRAM記憶體容量也會有差異，尤其任何運算晶片（包括MPU、MCU、DSP等）內的暫存器、快取記憶體皆是用SRAM所製成，因此這項指標也有部分的實用意義。
以上是65nm層次的情形，然本文主軸在Intel的45nm製程技術，比65nm更精縮的層級，關於此Intel也是用6T SRAM為標竿基準，所得到的面積結果是0.346平方微米。此外Intel還附加說明：在更重要與關鍵性的電路層（Layer），用的是193nm的幹法平板印刷（dry lithography）製程技術。
▲Intel以SRAM的晶格實體面積作為標竿基準，持續以實際行動證明摩爾定律的持續受用：每兩年在相同單位面積內將電晶體容納數增加一倍。（圖片來源：Intel.com）
相對於乾法平板印刷技術的，還有所謂的浸入式印刷技術（IBM所用）或深紫外線（DUV）印刷技術、遠紫外線（EUV）印刷技術，不過Intel方面尚未斷言量產的45nm晶片必然採用何種印刷技術，只能說目前的試製仍是較傳統的乾式，Intel的高層表示各種45nm製程無論各種印刷法都有試製的原型品（Prototype），最後必須視成熟度再來決議採行方式。
所以，持續偏執的結果是Intel依舊能夠合乎摩爾定律法則，在每兩年的時間內使相同單位面積的裸晶電路內讓電晶體容納量擴增一倍。
更進一步的，Intel也嘗試用45nm製程來製造一個完整的SRAM記憶體裸晶，以今年一月的技術成果而言，除了前述的每個晶格為0.345平方微米外，整個裸晶電路的面積為119平方毫米，而記憶容量上則達到了153Mbits的境界，總電晶體耗用突破了10億個，就目前而言這仍然為空前驚人。
▲Intel於今（2006）年一月已經用45nm製程技術試製了SRAM記憶體，圖為該試製品的裸晶圖，每個記憶位元的晶格面積為0.346平方微米，整體裸晶面積為119平方毫米，總記憶容量達153Mbits，並容納了超過10億個電晶體。（圖片來源：Intel.com）
此外在進程規劃上，初期45nm製程將只用於純SRAM的記憶體晶片中，在成熟可行後才會用於微處理器中，畢竟微處理器的電路複雜度高於SRAM記憶體，以新製程進行整合實屬更高的挑戰，包括微處理器自身的邏輯電路與SRAM記憶體（快取記憶體）都會使用同一製程一體製造成形。
附註：Intel在65nm製程時，其6T SRAM的晶格面積為0.57um平方微米（2004年4月），大於IBM、TSMC、UMC等業者。
■相關技術與實際進度
除了關心實體尺寸的精縮水準外，到了今年六月左右的時間，Intel也將Tri-Gate（三閘極）電晶體技術用於45nm製程中，三閘極電晶體技術也稱為立體電晶體技術，有別於過去的平面電晶體，此作法能為晶片表現帶來更多益處，這些益處包括：1.使電晶體開關的切換速度增快45％。2.進一步減少靜態漏電流（Leakage）。3.電晶體開關進行短路、開路等切換動作時，其用電量可以再縮減。
▲Intel運用45nm製程進行穿梭測試的晶片，圖中用了六個正方形的裸晶，最上端的兩個裸晶即是45nm的SRAM記憶體，中端的兩塊則是SRAM陣列、PROM陣列、高速暫存器檔案（暫存器集合群）、高速I/O電路、高頻相鎖迴路與時脈電路，最底端則是離散、分離式的測試結構。（圖片來源：Intel.com）
不僅如此，Intel方面也表示伴隨新製程技術也一定會具備的相關技術，三閘極電晶體技術只是其一，另外還會有High-k（高介電質）料材技術以及Strained Silicon（應變矽晶，部分文章也稱：張力矽晶、超限度矽晶）技術。
至於實際量產方面，研發雖是在奧勒崗州（Oregon）的Hillsboro，但Intel第一座會以45nm製程投產的晶圓廠會是在亞利桑納州（Arizona）的Chandler的Fab 32廠，第二座會是Intel位在以色列Kiryat Gat的Fab 28廠，尤其是Fab 28廠，該廠於2005年底興建，總投資超過40億美元，Intel方面出資35億美元，以色列政府出資5.25億美元，除此之外Intel也額外投資15億美元來提升原就位於以色列的Fab 18舊廠。
雖然Intel進程快速，然而其他業者的發展也不容小覷，同樣是45nm製程、同樣是SRAM記憶體晶片試製，AMD的速度只晚了Intel三個月，緊咬著一季的落差實在是高度的紅海競賽，此外IBM、特許、英飛凌等業者在45nm上也是不落人後，看來現在的製程競賽也逐漸有可能邁向跳躍式競爭：您贏在90nm，我放淡90nm而積極從65nm層級中取勝，反過來另一家業者也往更下一個精縮層次來力求反撲，顯見競爭的高熱、白熱化態勢。
▲運用新製程技術來試製SRAM並非是今日一時所用的效益表現量度法，從過往以來都有相同的基準性測試，圖中可見Intel現有45nm試製與過往三代技術的試製水準之比較。（圖片來源：Intel.com）
附帶一提的是，Intel原先預計2007年下半年正式邁入45nm製程量產的規劃，現在似乎已經碰上問題而必須推遲延宕，如今已修正成2008年第一季進行投產。
附註：TSMC方面的Nexsys 65nm製程也具有三閘極電晶體技術，並稱為Triple Gate Oxide，簡稱：TGO。
半導體製程密度技術精進後的權衡取捨
奈米時代製程與材料挑戰(1)
（郭長祐／DigiTimes.com） 2006/09/11
前言：營運模式、商業模型（Business Model）能夠複製嗎？就資訊業與網路業而言似乎不太樂觀，從1990年代後期開始，許多資訊大廠期望像IBM一樣，走向資訊服務性質的營運模式，曾經是全球第二大的電腦公司：DEC就以此為目標積極轉型過，但結果是失敗，之後收併DEC的COMPAQ也期望朝服務方向發展，結果也一樣失敗，之後收併COMPAQ的HP也有往資訊服務的路線邁進，目前仍持續考驗中。
▲新加坡的晶圓代工廠：特許（Chartered）在其官方網站上所公佈的技術展望圖。（圖片來源：CharteredSemi.com）
類似的，DELL的直銷模式似乎還未見第二家國際級業者獲得相似或相近的成功。同樣的，在.com領域中，大家只知道Portal有Yahoo，只知道Search Engine有Google，B2C是Amazon，C2C是eBay，除此之外無人知道同性質的第二名營運者是誰。
資訊業如此、網路業如此，半導體業又如何？台積電（TSMC）、聯電（UMC）在全球半導體產業一致的IDM營運風氣下創出了Foundry的晶圓製造代工模式，目前為止也似乎難見其他更佳的抄仿，包括新加坡的特許（Chartered）、中國大陸的中芯國際集成電路製造公司（Semiconductor Manufacturing International Corporation；SMIC）等，後續也有國際商業機器（IBM）、富士通（Fujitsu）試圖用更卓越的製造技術來爭取客戶，但之後也因服務方面的無形Know-how有待累積，目前也難論定成就。
▲一名英特爾（Intel）公司的技術人員對著攝影機前端持著晶圓（Wafer），晶圓上每個正方形或矩形即稱為裸晶（Die），裸晶即是微處理器的本體，再透過封裝測試之後即可出廠販售、使用，微處理器終將成為每部個人電腦系統中的「大腦，Brain」。（圖片來源：www.intel.com/pressroom，英特爾網站新聞室）
此外南韓的三星（Samsung）也有代工業務，不過可以想見的，無論IBM、Fujitsu、Samsung等都不是純營晶圓代工（pure-play foundry），就營運立場上只能吸引一些與該廠無重疊性產品的晶片設計業者，即便如此也一樣會顧忌，畢竟該業者仍保有自己的製造部門，難保日後不會運用代工過程中所吸取的設計經驗來助長其推出相類似的產品，或將此類經驗整合到其自有的產品中，使其加值、強化、增效。
所以很明顯的，一家無晶圓廠（Fabless）營運型態的半導體業者（或說：晶片設計公司，但擁有自己的品牌及銷售，並非是設計代工），在考慮託付生產時，晶圓製造技術是一大考量，但絕非是唯一考量，雖然各家代工業者從未將製程技術的精進腳步停歇過，也不斷強調持續精進能給予客戶及大眾多好的效益，然就實際而言實必要更審慎選擇代工業者及其製程技術，以及製程以外的相關面向因素，以下我們將就此進行更多的探究。
■製程技術（Process）
如前所述，製程仍是居關鍵位置的一項考量，因此在此依然必須對其進行討論。
由於晶圓代工的業務競爭日益激烈，過去只有在業務往來的晶片公司間才能知的製程技術名稱，現在也已經大量見於媒體報導與網站上，這使得更多人可以瞭解晶圓代工業者的製程技術。
舉例而言，IBM微電子（IBM Microelectronics，IBM的半導體晶圓部門）在CMOS方面的製程技術，其130nm CMOS製程的技術稱為「CMOS 8SFG」，其90nm CMOS製程的技術稱為「CMOS 9SF」，又如BiCMOS製程方面，IBM的0.13um製程稱為8HP或8WL，90nm製程稱為9HP，而同樣密度的製程之所以會有不同的技術名稱，多半是為了不同設計製造取向而有的分別延伸，如特別講究效能，或特別講究省電等。又如UMC，UMC標準的90nm製程技術稱為L90SP，高速取向的稱為L90G，低漏電（即是省電取向）的稱為L90LL。
▲IBM System p5 595型高階UNIX伺服器（過去稱為IBM RS/6000系列、R6系列，2000年∼2005年間稱為IBM eServer p系列）的心臟：MCM（Multichip Module，多晶片模組）封裝技術的POWER5+處理器，該封裝內有36MB容量的第三階快取、四個中央晶片，每個晶片具有兩個POWER5+微處理器的執行核心（對岸慣稱：內核），MCM封裝技術也是高密度製程、多核化的配套技術。（圖片來源：www-03.ibm.com/press，IBM網站新聞室）
同樣的，Fujitsu的代工業務（Wafer Foundry Service）中，90nm CMOS的製程技術稱為CS100A，65nm CMOS的製程技術稱為CS200或CS200A。此外，這類的製程技術名稱各業者間並沒有通適性，至多是各業者自身不斷精進製程時，新製程技術的名稱與過往製程技術的名稱有系列感、系列連續性而已。
當然！製程技術並非只有CMOS、BiCMOS兩種屬性類型而已，其他常見的還有SiGe（鍺化矽）、RF CMOS（Radio Frequency，無線射頻電路用的CMOS製程）、Mixed Signal（混訊電路，簡稱MS，一顆裸晶內同時有數位與類比電路的製程）、High Voltage（高電壓電路，簡稱HV）、CMOS Image Sensor（簡稱CIS，影像感測器），此外有些業者也有獨到、特有分立成的製程技術，例如TSMC有High Density Memory（高密度記憶體，簡稱HDM）、Non-Volatile Memory（非揮發性記憶體，簡稱NVM）、Color Filter（濾光片，簡稱CF）等代工技術。
▲IBM微電子在製程技術方面的未來展望圖。（圖片來源：www-03.ibm.com/chips）
除了製程的品質外，其餘也包含供量、供價、供期等，能否在預期的時間內以預期的價格交付出預期的晶片數目，也一樣是重要考驗。
■硬矽智財（Hard SIP）
與製程密度技術息息相關的是實體性的硬矽智財技術（也稱為：Physical IP），而與軟矽智財沒有太直接的關連，軟矽智財僅是暫存器轉化層（Register Transfer Level；RTL）的邏輯性描述，由於現在的晶片電路已至高度複雜的水準，很少有單一家晶片設計業者能夠完全以自有的團隊獨立完成晶片內的所有電路，而是將晶片內較基礎或非核心的電路，以矽智財購置的方式來獲取、實現，或者將部分電路委外給晶片設計代工業者協同完成，也唯有如此才能使（晶片）產品及時上市（Time To Market；TTM），現在甚至是更進一步的強調及時設計（Time To Design；TTD）。
▲過去半導體密度製程技術的提升，是幾乎所有數位電路的晶片產品都能受用，但如今只能受用在持續有高價位、高用量的晶片產品上，圖為IBM、Sony、Toshiba三家業者所共同研發的第二代Cell處理器：DD2（研發代號），其裸晶面積為235平方公釐、整體電路耗用了2.5億個電晶體，而現有的DD1則為221平方公釐、2.34億個電晶體。（圖片來源：www-03.ibm.com/press）
而且，往未來看，硬矽智財的重要性將愈來愈高，並高過軟矽智財。過去欲設計晶片成品的公司在購用矽智財時，多半傾向選擇軟矽智財，原因無法，軟矽智財對購者而言有較大的再修改權，能夠與新加搭設計的電路有更高的緊密配合度，包括運作的時序、節能控制等，但缺點是需要較長的設計時間，相對的硬矽智財的再整合性低，但卻可以縮短設計的時間心力。
然而近年來購用傾向已逐漸轉變，所有晶片應用市場的需求變化愈來愈快，有時快到無法容忍購用軟矽智財所獲取的精省時間都不足以應付，這時只好用硬矽智財以求設計時間的更加速。當然！另一個轉向硬矽智財的誘因是：因製程密度技術的持續精進，晶圓上每顆電晶體的成本愈來愈低廉，因此對於硬矽智財較耗用電路面積成本的作法也逐漸能接受，用空間換取時間，用較大的裸晶面積耗用，來縮短新品設計的時間。
還有一項原因是，軟矽智財多半屬於更基礎性的系統電路，如MPU核心、DSP核心，這些核心電路多半購置一次就少有更進階的需要，即便矽智財業者不斷推出各種新功效特色與新功能機制，但對用戶而言多半認為是選用，並非有迫切需求，所以後續的購置幾乎都朝硬矽智財方向傾斜。
不過問題也在此，硬矽智財與製程技術有較高的相依性、黏著性，一旦製程技術升級或調整，原硬矽智財的業者就必須對應重新設計一個採行新製程技術的硬矽智財，原有的硬矽智財將無法受用在新的製程技術中，即便強行使用功效也會打折扣，成本也會增加（例如使用多晶片共嵌封裝方式），也無法享用到新製程的效益（更快速、更低廉、更省電）。
▲台積電（TSMC）在南科設立的第二座晶圓廠：十四廠，十四廠是一座十二吋（300mm）晶圓廠。無論是製程密度的精進提升或晶圓直徑、面積的增加，都有助於進一步降低晶片生產成本。（圖片來源：台灣積體電路製造股份有限公司）
附註：Xbox 360內的繪圖晶片（Graphics Processing Unit；GPU）：Xenos（由ATI研發，研發代號C1，有時也稱R500）即是採用兩個晶片共同嵌入封裝的技術，該晶片使用TSMC的90nm製程技術，除了ATI的GPU裸晶外，還會共同放入一個NEC的10MB嵌入式記憶體，此稱為eDRAM，如此的好處是ATI與NEC相互間不用為設計同一個晶片系統而進行太多的整合討論，各自可以全心衝刺於自有技術及設計的提升，但缺點則是增加生產成本（程序增加）與良率風險（依據過去的晶片，多個晶片共用一個封裝，封裝過程的失敗率較高）。
所以，要購置實體矽智財前，必須先確認該矽智財是否有採行自己需求可用的晶圓廠技術，倘若沒有，就需要更加地三思。舉例來說，今日一家晶片公司期望向ARM購買Artisan系列的高速實體層（High Speed PHY）傳輸的I/O電路，而ARM搭配的晶圓廠業者有1st Silicon、Chartered、DongbuAnam、Grace、HHNEC、HJTC、IBM、MagnaChip、SMIC、Samsung、Silterra、TSMC、Tower、UMC、Vanguard等業者，不過並非每一種製程或每一種新製程都能兼顧，不能保證每個實體矽智財都能對應到最新的製程，假設今日HHNEC的製程從180um升級成130um，但硬矽智財可能仍只提供對應於180um的版本，這時恐就難以用130um製程來設計、投產整個晶片，或者必須另覓或等待更合適的硬矽智財，最後不得已可能要自行設計。
因此，硬矽智財能否配套提升也相當重要，對應新製程的矽智財是否要額外增費再購，是否有可配合的晶圓廠等，都必須先行考慮才行。
■相關配套
硬矽智財僅是升級採行新製程的一項考量，其他考量也相同重要，例如電子自動化設計（EDA）的工具軟體及環境能否配合，有否對應新製程的設計方法，以及測試方法、功效驗證方法，委外設計的設計代工業者（Design House）是否也跟上新製程技術等。
至此很明顯的，新製程技術除了必須是量大價高的晶片外（如CPU、GPU、Flash Memory、FPGA）等，也必須有SIP、EDA Tools、Design House等整個產業生態系統（Ecosystem）的配合才行，甚至也要考慮製造完的後續，配套，如測試、封裝，以及更外圍的供電及散熱，尤其是供電與散熱，由於相同面積內要持續增加供電量，同時要增加散熱量，這對晶圓技術以外的技術發展也是極大的一項空前挑戰。
再者，現有的製程領先不能代表往後都永遠領先，許多晶片設計業者都期望看到晶圓代工業者更後續的技術展望，以此增加長久合作的信心，這也是製程以外必須積極評估的一部份。
