奈米時代製程與材料挑戰(4)驗證2006年以後奈米製程變化趨勢
（盧慶儒／DigiTimes.com） 2006/09/11從2004年開始不管怎麼觀察，與邏輯產品相比，記憶體在整個半導體技術和收益上都呈現出帶頭的氣勢，早在2∼3年前，這樣的想法就已經在半導體業界流傳開來。這是由於在過去幾年在非記憶體的半導體產品領域中，因為數位家電的興起，使得系統晶片也逐漸成為半導體產業的要角，整個業界均投入了大量的人力、物力專注於新一代產品的開發。但是，由於技術問題和不斷提昇的難度、生產設備成本的提高，假如期望導入用可編程晶片來降低硬體成本負擔的話，無可避免的另一方面軟體成本也會因此而高昇，所以面對這樣的難題，產業界又陷入了摸索的階段。因此這樣的困擾，使得各大半導體業者將利潤的期望轉投注於記憶體產品。不過事實上，半導體產業未必需要以記憶體為主要發展的方向。因為，就製程而言，記憶體一直是領先於邏輯產品，並且是加速改善生產良率與效能的試金石，再加上資訊產品對於記憶體的需求大增，因此讓記憶體創造出需求的現象，同樣的，這樣的潛力在邏輯產品也是可以被實現的。不過當時機來臨時，是否已經做好完全的準備，這將決定半導體業者的基本競爭優勢。
■跨越半導體產業調整期
以今天的角度來看，對於擴大12吋晶圓產能，以及90奈米以後的製程技術，對於尚未積極投入的半導體業者來說，相信目前正處於瓶頸的時期。預計2007年在非記憶體的領域中，可以聞得出，這些產品以與記憶體同樣製程為技術基礎開始量產的投資競爭殺戮氣息。由於製程細微化伴隨的技術難度的上升，導致了不易實現的高可靠量產度技術，在半導體業界，長久以來，類似這樣有關高可靠量產度技術的難題也一直被提出來討論。
從各方面的資料可以觀察初，2005年正式處於半導體產業的調整期，全球半導體業界的設備投資金額相較過去，出現下滑的現象。不過如果從單一產品來看，包括記憶體、MPU、DSP等等，與2004年相比較，設備投資金額卻是出現明顯的增加，而所發表新一代的半導體設備中，有60∼70％的客戶均是來自於記憶體生產業者，所以可以說，記憶體的產出的確是穩定了技術方面的進步，而產生初明顯的效果。下一階段的調整期，預計將會出現在2007年，這新一波技術穩定調整期，與2005年有些差異，推動的力量相信不是來自於記憶體，而是來自於多樣化邏輯產品，雖然多種邏輯之間還是有一定的差異程度，不同的情況下，所適用的技術也是不同的，但是，就整體而言，還是一股相當強大的力量。
■12吋晶圓監視比率無法依經驗判定
完整地來看半導體產業，可以回顧從8吋的晶圓的引進期開始，經過3∼4年的調整，才達到了技術穩定化。先從日本半導體業者解除監視比率（Monitor Ra德州儀器o）的經驗作為舉例說明，日本半導體業者從1993年到1994年之間，製程監視比率高達100％，但是2∼3年之後的1996∼1997年，製程監視比率居然降到了只有30％左右。這時8吋晶圓的月出貨約為200萬片，累計出貨約1200萬片。
而當製程來到12吋晶圓時，如果以8吋晶圓需要累計出貨1200萬片的經驗來推估，大概在2005年6月左右就可以達到降低製程監視比率，但是，事實上雀並非如此的順利，根據統計，截至目前為止，日本半導體業者的製程監視比率還高達70％，而且下降的速度也相當的遲緩，雖然半導體業者可以從每月所使用與生產的晶圓中累積量產經驗，但是從所累計消耗的晶圓數量來看，在與製程監視比率相比對的結果，可以發現12吋晶圓的技術難度已經超越了8吋的引進期了。
所以持續觀察下來，這一波的調整期，半導體產業估計要到2007年之後才能達到量產技術的穩定，而實現強化需求的成果。由於更新一代的製程技術引進後，相信監視比率可以出現不錯得進展，再加上12吋晶圓的量產，有望在2007年解除監視比率的動作，再加上記憶體的監視比率的解除會比邏輯產品來的快，雖說，推動技術穩定最大的助力來自於邏輯產品，但是，因為記憶體的成熟度，也為調整期的穩定帶來相當大的力量。而在邏輯產品中有哪些會成為領頭的作用，預估將會有包括產能相當大的MPU和DSP。
如果，根據過去經驗的計算結果，似乎可以相信當時間推進到技術穩定調整期的2007年之後，相信將會是產能快速擴大的階段，而業者的12吋晶圓月產能也可以突破2萬片，屆時就可以相受歷經艱苦調整期所帶來的成果，開始推動各項的新市場與發展的策略。但是，事實上能不能如此順利，大多的半導體業者都抱持著懷疑的態度。不要說別的，如何追求完美IDM的運轉，就是純晶圓代工業者最大的困擾。以目前的業者來看，台積電與聯電是相當積極的解決因為製程調整期對IDM運轉所帶來的困擾。但是，其他非純晶圓代工的業者是否能夠投入如此大量的心力就不得而知了，因為2007年已經迫在眼前了，至少也需要完成準備的工作，但是已經幾乎沒有完成準備的時間了。
▲製程監視比率比對的結果，可以發現12吋晶圓的技術難度已經超越了8吋的引進期了。（圖片來源：Infineon）
■全球部份業者對於奈米製程進度
從2005年底開始，全球各大半導體業者均開始嘗試利用65奈米的製程來生產CMOS邏輯晶片，而隨後的45奈米也都預計在2007∼2008年之間開始生產。
就基本技術而言，CMOS邏輯晶片都還尚未出現大幅度的改變，但是，就應用面來看，CMOS邏輯晶片已經在各式各樣類型的產品中被應用，而低成本、單晶片也是不斷發展的目標，所以，以這樣的目標再加上現階段電路的複雜化程度而言，似乎45奈米是相當符合此一需求，也成為是否能夠低成本、單晶片化的重要指標。不過，開發45奈米製程技術相當困難，相較於從90奈米製程，轉進65奈米製程，需要花費更多的資金和研究，對於資金較不充裕的日本或許將會走向共同合作開發的方式，來降低學習曲線。
1.富士通45奈米世代低功率化的設備與製程技術
富士通是的策略是利用採用完全Low K，實現低功率化的目標，而在與過去同樣的晶片面積中積集了2倍電路。並且在低功率用的電晶體方面，因為45奈米製程所帶來的效果，工作電壓由原先65奈米世代的1V下降到了0.85V，並且將銅佈線和Low K材料適當的整合，閘長度達到短通道效應，對於降低耗功率是相當有效的，使得整體的耗功率只有65奈米製程的一半，而又達到了2倍的電路積集化效果，而在線距方面，和65奈米製程相比，富士通45奈米的線距只有原先的70％。
所以，由於技術世代的發展，細微製程的環境之下，可以在縮小晶片尺寸的過程中，同時提高邏輯閘積集的密度，因此具有低成本與多功能的系統晶片也成了富士通被積極發展的產品。但是，由於細微化的因素，使得線路的間隔減少，這樣的結果不僅會在線路之間產生寄生電容，訊號的傳遞速度有減緩的情況發生，並且還出現消耗功率不減反增的困擾。為了解決這個問題，就如大家所熟知的，必須使用低介電常數的材料。雖然多孔low-k材料低可以達到低介電常數的目標，但是為了保持膜內部的空隙，這樣又會造成的機械強度降低，如果在製程中，讓其他溶液浸入空隙中，更會導致介電常數上升，和膜質產生變化等等問題。富士通利用還在溶液狀態時，製作擁有微小奈米微粒的奈米簇（Nano Clusters），讓簇（Clusters）間緊緊連結的方法，均一性地分散到Low-k材料上，來強化整體的機械強度。
因此在這一方面，富士通從65奈米開始，開始採用介電常數為2.25的Low K材料（NCS：Nano Clustering Silica）作為同一線路層間的絕緣膜，金具開發的結果，不僅是適合應用65奈米製程上，甚至於進展到45奈米製程也不會有太大應用上的問題出現。
在縮小存儲單元尺寸方面，富士通也相當積極的利用奈米製程來完成。對於系統基片來說，對於緩衝暫存器的需求，不管哪一個製程上，都是必須面對的，也是縮小晶片尺寸的重點之一，所以在這一方面，基於過去的半導體產業技術發展經驗，SRAM 存儲單元的面積都會因為製程的世代替換下，存儲單元的面積都會有縮小一半的成果，而面對45奈米製程世代富士通的目標是，必須將SRAM 存儲單元的面積縮小到0.25m㎡。
2.台積電因應65奈米製程訂定營運策略
對於65奈米製程市場的到來，包括低功率、高速，以及一般普通等等的邏輯晶片產品都將全部導入65奈米製程。雖然早在2005年底，台積電便已出貨了一批低功率晶片產品給客戶，但是還是必須等到獲得客戶的製程認證才算是正式成功利用65奈米製程量產晶片產品。
目前台積電所產用的65奈米製程技術，已經是第三代的製程技術，採用的65奈米製程解決方案則是Nexsys，線路層最高可以達到9層，而晶片動作電壓則是在1.0V∼1.2V之間，I/O電壓分別可以支援1.8V、2.5V、以及3.3V。而邏輯閘的密度，台積電也是有計劃性的逐漸提高，因為逐漸縮小存儲單元的尺寸，所以在晶片上的積集度也能夠達到過去2倍的密度，目前，包括混合訊號、RF、支援邏輯和記憶體的Embedded晶片，都已經陸續導入這樣的製程。
不過，由於為了保持量產良率以及技術的純熟度，在65奈米製程的演進上，台積電採取了小限度的逐步改變，和90奈米製程進行比較，不管在結構上或者製程技術上的改變都不大，唯一最大的差別性是，把作為閘極材料的Silicide，由原先的從CoSiX換成了NiSiX，雖然就特性上，CoSiX仍舊可以在65奈米製程上使用，但是台積電考量的是，如果考慮下一代以後製程的時候，現在就進行改變換成NiSiX，或許會比較好一些，因為從現在就可以開始適應NiSiX，而不須等到非得改變材料才來適應會較好一些。現在台積電在65奈米製程上已經開始實際使用NiSiX材料來為Qualcomm進行量產，而所得到的結果是比比當初預計的還提早了兩個月，此外，產出的品質也獲得了Qualcomm的認證。
因此台積電的成功，也吸引了除了Qualcomm之外，包括Freescale 、Altera、Broadcom等世界各地知名的半導體解決方案客戶，採用台積電的65奈米製程技術，台積電為了獲得客戶的支援，開始提供實現DFM的設計支援，並且與LPCLithography Process Check）、CMP和CAA（Cri德州儀器cal Area Analysis）共同開發所需的DUF（Unified Data Format），透過使用共同的格式，客戶可以在工作站使用台積電所驗證的DFM工具進行設計。
2005年台積電的營業額，比起2004年增長了7.5％。而2005年台灣整體晶圓代工市場產值與2004年個相較卻下滑了30％，所以，台積電的的市場佔有率不降反升，差不多到達50％。還有，單價較高的130奈米製程技術在市場上也占了4成左右，相信今後比率依舊會繼續上升，可以預見台積電在2006年的發展前景也會不錯。
德州儀器也開始積極地導入45奈米製造技術，德州儀器是採用193奈米浸潤式微影技術，期望讓晶片的產出數量提高一倍，並且能夠降低了晶片功耗，就德州儀器的數據顯示，這樣的改變將會使效能提高30％，並同時降低40％的功耗。可以達到大幅度降低功耗的原因是，德州儀器在45奈米的製程技術中，採用了SmartReflex電源與性能管理技術，將智慧化的自適應晶片、電路設計以及有關軟件結合在一起而達到的。
德州儀器採用193奈米浸潤式微影技術來進行45奈米的製程技術，是期望能夠實現更高的解析度與更小的元件體積，例如利用45奈米製程的SRAM存儲單元，面積僅有0.24m㎡。當然，這樣的成果還需要其他的材料配合，在超低介電材料的部分，德州儀器採用了介電常數為2.5的材料，使的電容減少了10％，縮短層內傳輸延遲時間，得以提高了晶片性能。
另外，德州儀器還考慮在45奈米技術中，採用雙功函數金屬柵（dual work func德州儀器on metal gate），以較低的成本來提高產品的效能。其它的方法還包括採用完全矽化的多晶矽（FuSI）技術，或結合使用金屬與矽化物。德州儀器目前正在開發可以實現最高性能的技術技術，相信在繼續使用業經驗証的氮化矽介電層與金屬柵極技術，便可以達到不使用更先進的新型高K材料實現必需的功耗控制。
3.東芝積極佈局65奈米以下技術
東芝半導體為了提高晶片系統性能、降低耗電，也因應65奈米以下製程，對於多層佈線技術來達到減小電阻，以及及電容的要求越來越嚴格，並且期望降低因為佈線及過孔的微細化發展，導致可靠性急劇下降，東芝半導體開始採用65奈米介電常數為2.7的Low K絕緣材料，以及Damascene銅佈線技術和解決方案。
▲雖然多孔low-k材料低可以達到低介電常數的目標，但是為了保持膜內部的空隙，這樣又會造成的機械強度降低。（圖片來源：日本富士通）
4.NEC的55奈米技術研制成功
NEC日前宣布開發出名為UX7LS的55奈米技術，採用了浮出蝕刻（emersionlithography）和更高介電常數材料。NEC相信可以提供比65奈米技術在操作和待機模式下低1/10的功耗。NEC電子此前公開的65奈米技術名為UX7，採用傳統曝光蝕刻的技術，以及含高K材料的電晶體結構。NEC電子採用體偏置敏感元件結構，來控制電晶體閾值電壓，並利用生長於二氧化矽層上的高K（HfSiON）絕緣薄膜，來實現更低功率的元件，其厚度與採用SiO2材料相同為1.8nm。採用UX7LS技術的SRAM將具有92.5萬／平方米的邏輯閘密度，尺寸為0.432m㎡。
posted by C.H. Chen @ 9:56 PM
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