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RFIC設計流程中的挑戰及解決方案分析

上網時間 : 2006年09月11日

近年來，行動通訊的市場需求成長迅速，目前的行動通訊系統已經可以使用成熟的訊號處理技術取得更高的資料傳輸速率。但新一代瞄準多標準與可重配置的無線系統設計難度正不斷提升。不同的通訊標準在中心頻率、訊號頻寬、訊息噪音比和線性度等方面差異很大。這對所有射頻(RF)前端建構模組的設計有很大影響，必須進行全面性權衡分析以選擇最佳架構，並為單獨的電路模組選擇合適設計規格。

隨著數位訊號處理的複雜度正持續上升。數位模組能夠部份補償由類比前端模組帶來的訊號損害。為了充分驗證複雜的數位補償演算法以及由相位噪音、非線性和失配等類比非理想特性所帶來的影響，數位和類比模組必須協同驗證。實現RF/基頻協同設計瓶頸是在射頻前端出現的GHz級RF載波訊號。為了在電晶體級對一個完整通訊鏈路的誤碼率(BER)和誤包率(PER)進行模擬，必須將已調訊號執行數千個週期，但這種做法成本很高甚至無法實現。

除了對實際設計進行設計規格確認的性能驗證外，另一個關鍵要求是對整個晶片的功能驗證。在數位控制電路(負責各種作業模式的使能，如上電、斷電、接收、發射和頻帶選擇等)和類比前端之間的介面實現錯誤是導致設計反覆的重要原因。

RFIC設計挑戰

IC設計工程師通常會恪守由系統設計師制訂的預算要求。他們也許能證明更寬鬆的IC設計規格也能達到系統級設計要求，但是在缺乏理論驗證的情況下，花費大量時間用於最佳化電路並不必要。由於需要不同的專業知識和工具，通常基頻和類比/RF兩部份是分開設計、模擬和驗證。系統級設計主要目標是找到一種合適的演算法和架構，以便以最低的成本實現所需功能和性能。

但是在實際實現階段，RFIC設計工程師仍需面對很多嚴峻挑戰。以無線收發器這種大型IC為例，較高的訊號傳輸速率使電路對寄生效應非常敏感，包括寄生電感和噪音等。因此，RFIC設計流程的實質是管理、複製和控制版圖後模擬及其效果，並在整個設計過程中高效地使用這些資訊。

RFIC設計還要求設計工程師具有RF領域的專業和獨特分析技術，這些跨越頻域和時域的分析方法選擇取決於電路類型、設計工程師技術水準、電路尺寸或設計風格。為了方便選擇，需用模擬方法提供一個無縫的整合環境。

在RFIC設計領域，整合也是大勢所趨。過去，RFIC被看作一個相對獨立的設計領域，現在，很多RFIC包含了ADC、DAC和PLL功能，以及在數位設計環境中製作並整合在晶片中的數位合成器。另一方面，RF模組也正被添加進大型SoC中以實現單晶片解決方案。採用系統級封裝(SiP)還可以整合其它功能，與RFIC和SoC設計方法一樣，採用SiP技術也會面臨相似的驗證問題。

一個全面的設計解決方案必須能夠解決這些挑戰，包括：

1. 為系統級設計和IC實現提供全面鏈接；

2. 在一個系統級環境下進行IC驗證，以充分利用現有的無線單元庫、模型和測試基準(test bench)；

3. 支援在不同抽象級的全晶片混合級模擬；

4. 在經過最佳化的模擬時間內，在晶片級和模組級進行詳細的分析；

5. 可管理和模擬全部寄生效應；

6. 在適當的設計點，提供版圖自動化功能；

7. 支援在整個設計過程中多個層次的被動元件建模(passive modeling)。

必須在單一設計環境中滿足以上所有要求，這不僅有助於RFIC設計工作，而且有助於與類比/AMS和數位設計整合。在多個抽象級(包括晶片級和模組級)下，相同的設計可以獨立於實體整合策略之外，而被重覆執行以方便驗證及實現。

無線RFIC設計流程

無線RFIC設計流程如圖1所示。該流程覆蓋了從系統設計到實現IC的全部過程。



圖1：無線RFIC設計流程
1. 使用系統級資源

來自系統設計流程是最高的抽象層次，系統級設計描述可作為頂層晶片的可執行測試環境。週邊系統的模型可與晶片的高級模型整合以產生一個可執行的設計規格。系統設計要求可作為最早的設計規格以驅動晶片級設計要求，並最終成為可再使用的測試基準和回歸模擬模型。部份系統級的IP資源也可用來確定系統的性能參數如EVM、BER和PER。

混合級模擬有助於系統和模組設計工程師之間共享資訊。為了保證系統環境和IC環境之間的介面，多模式模擬解決方案必須是適合任何的語言的，包括C/C++、SystemC、SystemVerilog、數位/混合訊號/類比行為級HDL語言以及SPICE，並能為跨多模的電路設計提供不同的專用引擎和演算法。

2. 設計規劃和模擬策略

一個複雜設計能否成功很大程度上取決於預先規劃的徹底性。如果在設計初期就對設計頂層要求、模組級要求和混合級策略有清晰的規劃，‘從兩端到中間’的設計方式將保證所有模組都能滿足主要的設計規格要求，並能更靈活的安排進度。因此，全面的模擬策略和建模規劃非常關鍵。在成功實現了高階可執行規格後，設計過程將深入到設計中某些特定區域，並制訂該區域的驗證計劃。驗證計劃會規定測試如何執行，並確定哪些模組在測試中處於電晶體級。工程師要注意在設立和編寫模型程式碼時不要過分複雜化，在開始時只需簡單的模型和必要的模型特性。

正式的規劃過程是實現高效、全面驗證的前提，有助於在設計初期擷取更多的設計錯誤並減少設計迴圈次數。可以在最初對高階系統描述採用模擬和測試計劃，這樣能快速實現除錯。經驗證有效後，它們會被用於模組的混合級模擬，以減少在設計週期後期出錯的風險。

3. 多模式模擬環境

對加入系統級測試基準的RFIC進行HDL建模是自上而下設計過程的開始。這包含所有RF模組，以及所有的類比部份和/或數位模組。第一步是在一個頂層測試基準中對全晶片進行行為級建模，並進行一些系統測試，如EVM和BER。這會對IC設計的模組分割、模組功能和理想性能特性進行驗證。這種行為模型可作為混合級模擬的基礎，任何模組都能以電晶體級形式插入並在頂層環境下進行驗證。此外，全晶片和系統級的設定可作為一種回歸模板(regression template)，隨著模組逐步成熟而不斷用於驗證，這也為整個設計過程提供了一種不斷演進的設計方法。這種方法能在設計初期發現大量問題，並保證有充足的時間來解決這些問題。同時，不同的模組也能以各自的進度平行開發。

在整個模擬環境中，同一電路有不同的分析視圖，其中可能包括行為級視圖、版圖前電晶體級視圖和有關寄生效應的多種視圖。隨著模組的逐漸成熟，需增加更多的電晶體級資訊以測試RF/類比介面和RF/數位介面。同時還需使用混合訊號模擬器來處理類比、數位和RF描述，並將行為級和電晶體級抽象混合。為每一個模組或子模組選擇合適的視圖，管理執行時間和精確度，並在二者之間進行權衡，這可以透過模擬選項來實現，例如將電晶體導入快速Spice模擬器中，或將電晶體保持在全Spice模式下。這種配置對電路和介面的感應度有很高的依賴性。由於需要重覆利用這些配置，對這些配置進行高效的管理顯得很重要。這也提供了一種非常有效的機制來設立支援ACD的持續回歸驗證。

4. 模組電路設計

接下來開始電路的初步設計，首先進行電路研究並了解性能規格要求。這種早期研究有助於形成頂層的版圖規劃，對RFIC來說頂層版圖規劃對噪音和模組級互連非常敏感。在該階段，可嘗試對螺旋電感等被動元件進行合成以滿足規格要求，並在晶片上進行最初的佈局。這個階段可進行兩項重要工作：為螺旋電感製作早期模型，並在模組級版圖完成前用於模擬；對螺旋電感之間的互感進行初始分析。可在該階段為所有的電感製作元件模型以用於模擬。

可依照設計工程師偏好的方法進行模擬，頻域或者時域模擬均可，設計工程師須考量電路特點、模擬類型和模擬量等因素後再決定。一個單一的製程設計套件和配套設計環境可協助設計工程師選擇合適的模擬演算法。可根據模擬類型以合適的方式顯示結果。當模組級的電路完成後，設計工程師可以在頂層環境下使用行為激勵和對週邊晶片的描述來驗證這些電路。

5. 實體實現

版圖設計自動化功能(自動佈線、連通性驅動和設計規則驅動的版圖設計和佈局等)是非常高效的。由於緊密地結合了原理圖和設計約束規則，版圖設計自動化能大幅提升工作效率。佈線器能夠解決差分對、屏蔽線的佈線問題，並支援手動設置每一根走線的佈線約束。這就使實體設計過程像前端設計過程一樣具有可重覆性。雖然在初期要投入一些時間來設立這些工具，但它們在以後的設計過程中都是可再使用的。

6. 寄生參數擷取

在版圖完成後，電磁場模擬(EM)可為被動元件產生高精密度的模型。例如，可選擇幾個螺旋電感作為EM模擬的關鍵對象，具體做法是：用螺旋電感替換在設計過程中已經製作的一些模型，混合併匹配現有的模型。設計工程師需要全面監控螺旋電感的建模過程，並對執行時間和精確度進行權衡。

基於網路的寄生擷取是隨版圖出現後在整個設計過程中最重要的環節。RF設計對寄生效應非常敏感。由於設計工程師能掌握任何區域、走線或模組的相關寄生資訊，因此管理不同層次的寄生參數的資訊就變得更為重要。不敏感的走線只需要RC參數，而敏感的走線則需要RLC參數。具有螺旋電感的走線能以RLC和電感參數的形式擷取出來，甚至可對最敏感的走線添加底板效應。同時，這些走線可以與被動元件的元件模型混合匹配。

當頂層版圖實現後，噪音分析，特別是底板噪音分析可保證有噪電路(如數位邏輯和PLL)不會影響到高敏感的RF電路。設計工程師可對此進行檢查，如果關注的電路區域已被影響，設計工程師還可修改版圖規劃或在有噪電路周圍增加保護帶。然而，想在電晶體級對整個電路進行模擬或包含所有的寄生資訊往往是不切實際的。一種解決方法是擷取行為模型，但這會忽略不同模組間連線的寄生效應，因此必須支援層次化的擷取能力和設計模組間連線的寄生參數擷取。

7. 校準HDL模型

在模組開發完成後，可根據關鍵的電路性能參數對最初的行為模型進行反標注，這樣可實現更為精確的HDL級模擬。雖然並不適用於所有效應，但是這種方法能以更少的執行時間成本獲得更精確的性能資訊，並能加速驗證，減少全電晶體級驗證的工作量。

用混合級模擬對模組進行驗證有三個步驟。首先，在對模組功能進行驗證時，要在系統級模擬中包含一個理想化的模組模型；然後，用這個模組的網表替換理想化模型來驗證模組的功能。這樣就能檢測出模組缺陷給系統性能帶來的影響。

最後，用一個擷取模型代替模組的網表。透過對網表和擷取模型的模擬結果進行比較分析，可以對擷取模型的功能性和精確度進行驗證。在以後對其他模組進行混合級模擬時使用經過驗證的擷取模型而非理想模型能提高其有效性。

如果作業合理，自下而上的驗證方式能對大型系統實現更詳細的驗證。由於去掉了實體實現的細節而僅保留行為細節，行為模擬的執行速度非常快。隨著模組逐漸成熟，由自下而上驗證過程產生的行為模型越來越有用，並適用於第三方IP驗證和再使用。

對於包括射頻前端的無線系統來說，自下而上的驗證過程是驗證大型系統性能的必然方法。如前所述，電晶體級的RF系統驗證需將調變訊號執行數千個週期，這往往是不切實際的。用先進的包絡分析技術替代傳統的瞬態模擬只能將模擬速度提高10-20倍。即使將傳統的通帶模型用於自下而上的擷取技術，由於RF載頻仍然存在，也無法將模擬速度提高到令人滿意的程度。只有將自下而上的模型擷取技術和複雜的基頻或低通等效模型結合，載波訊號才會被有效抑制，其模擬時間才足以實現全晶片級的誤包率分析。

為所有模組都產生行為模型是一件耗時費力的工作，而且只有極少的設計工程師具有這種專業技術。而自動化的工具和方法學能夠根據特定應用和技術需要，借助經過驗證的精密度和開放API來修改現有模板以產生詳細的行為模型。

供稿：Cadence公司

posted by C.H. Chen @ 8:01 PM