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封裝技術探索

（DigiTimes.com企劃） 2005/09/13

　　隨著半導體製程技術能力不斷向上提升，半導體晶片的功能日益強大，以致半導體晶片訊號的傳輸量逐漸增加，晶片的腳數亦隨之增加，過去以導線架（Lead-Frame）的封裝形式已逐漸無法滿足市場的需求，因而讓封測產業一路由低階的DIP（Dual In-Line Package）、SOP（Small Out-Line Package）、TSOP等逐漸走向以IC載板的閘球陣列（BGA）、覆晶（Flip Chip；FBGA），乃至於CSP（晶圓尺寸封裝）等高階封裝形式，這是因為來自於終端應用市場的需求，使得封裝技術必須不斷翻新來滿足市場的需要。

　10年一次　封裝技術主角換人做

　根據IC Insight的封裝技術演進史，可以說是每10年，就會出現一次主流封裝技術更換，1970年代的主流技術為DIP，這種封裝技術是引腳插入技術為基礎，大多是應用於64腳以下的電子元件封裝。到了1980年代，隨著終端應用市場的需求，主流封裝由雙邊引腳的DIP，進化到周邊引腳且以表面黏著技術為基礎的QFP（Quad Flat Package）及LCC（Leaded /Leadless Chip Carrier），除此之外，還有CPU是以面陣列引腳型態的PGA以及因應消費性電子商品所產生的SOP小型化封裝技術。

　1990年代，在消費性電子訴求輕薄短小的趨勢下，強調比SOP更小更薄的SSOP/TSOP及TQFP/FQFP成為這一世代的封裝主流，不過在晶片、繪圖卡等高階產品閘樹、設計複雜度的影響下，在1990年代末期，具備更高腳數且效能佳的BGA（Ball Grid Array）竄升成為市場主流。而2000年起，來自於手機以及高階電腦架構的需求以及降低成本考量，CSP、FBGA、晶圓級封裝（Wafer Level Packaging；WLP）等取代先前的技術成為市場主流。

　應用端急速爆發的覆晶封裝技術

　早在1960年代覆晶封裝（Flip-Chip）技術的前身，由IBM發明的C4（Controlled Collapse Chip Connection），開啟覆晶封裝封裝技術的概念，後來由日本IBM首先採用塑膠基板取代過去所用的陶瓷基板，這重大的材料突破讓覆晶封裝封裝推進一大步，但只到1980年代IBM的C4相關專利到期，日本、美國、德國等各地區的大廠紛紛積極發展，但都侷限在國防通訊等特殊領域的應用，直到Intel將覆晶封裝技術大量應用在CPU、晶片組，才開啟覆晶封裝技術被普遍應用的新的紀元，如今在PCI Express架構已經漸成個人電腦的主?的加持下，更是奠定覆晶封裝的地位。

　覆晶封裝技術是一種將晶面朝下並藉由金屬凸塊與承載基板接合的積體電路封裝體，覆晶封裝體的承載基板與晶片間，必須是一對一匹配，這樣才能將晶片上的電極與基板的電極精準接合。此外，覆晶封裝與傳統打金線封裝有結構上的變革，最大不同在於傳統封裝採用金線，當作與導線架的連接導線，覆晶封裝則是採用錫鉛凸塊當作與覆晶基板的連接點。

　相較於打金線的方式，覆晶封裝採用錫鉛凸塊的好處，是可以大幅度提高晶片I/O的密度，例如智霖（Xilinx）的FPGA可達到近2,000隻腳數（pin），該顆晶片的大小（Die Size）達到45mm×45mm；當然覆晶封裝不是只有可以提高晶片I/O的密度一個優點，它還具備可以良好控制雜訊的干擾，以及對於元件電性的效能、優異的散熱性能、及封裝外型的薄度都有高度的改善等。

　晶圓級封裝因應高效能與低成本而生

　以晶圓代工為中心的思考模式，通常將晶圓製造分為前段及後段製程，所謂的前段半導體製程是以晶圓測試（Wafer Probing）為分界點，台積電的晶圓代工作業，就是進行到Wafer Probing後，再交由封裝廠進行後段製程。

　然而，晶圓級封裝將模糊這傳統的概念，因為晶圓級封裝是在晶片切割前，就進行封裝、測試的作業，晶圓級封裝整合前、後段製程，沒有打金線作業、沒有基板、沒有介電材料（underfill），部分前段製程技術的再延伸。與傳統晶片封裝方式不同之處，在於晶圓級封裝技術可先在整片晶圓上進行封裝和測試之後，再切割成個別的晶粒，無需經過打線與填膠程序，且封裝後的晶片尺寸等同晶粒原來的大小。

　因此，晶圓級封裝技術的封裝方式，不僅明顯縮小IC尺寸，符合行動資訊產品對高密度積體空間的需求，在電器特性規格上，也因晶片可以最短的電路路徑，透過錫球直接與電路板連結，因而大幅提昇資料傳輸速度，有效降低雜訊干擾機率。

　晶圓級封裝是以凸塊（Bumping）或錫球（Ball Mount）直接與PCB相連，由於不需要中介層（Interposer）、填充物（Underfill）與導線架，並省略黏晶、打線等製程，大幅減少材料及人工成本；相較於QFN（Quad Flat No-lead）封裝技術，晶圓級封裝可節省20％以上的成本，充分地滿足兼顧成本考量與精巧型設計導向的晶片封裝需求，而且晶圓級封裝之所有製程幾乎都在晶圓上完成，也可以有效縮短封裝製程之時程。

　目前晶圓級封裝比較常看見Polymer Collar WLP、Ultra CSP等技術，Polymer Collar WLP技術不同於Ultra CSP容易會發生在錫球與晶片面的連接處，因為機械性震動或是操作時之溫度差異而導致連接點斷裂，導致接觸不良的現象。此技術即是為了強化錫球與晶片面接點的強度，以聚合物在錫球與晶片連結處的周圍，披上一層環狀的強化材質，可有效減少錫球與晶圓表面連接點的破裂機會。

　採用Polymer Collar WLP封裝技術的晶片，可強化錫球與晶片接合處的強度，其錫球焊接處的接合壽命可延長30～50％，進而改善晶片對於系統運作之可靠度（board level reliability），另一方面，Polymer Collar WLP也可適用於封裝較大尺寸的晶粒，並可將以往晶圓級封裝晶片的I/O數從50提升至80，大幅擴展晶圓級封裝技術的應用範圍。

　至於Ultra CSP延續了CSP封裝後晶片尺寸大小與裸晶尺寸完全相等的特點，使用標準半導體製程設備，以薄膜重分佈層（Thin-film Redistribution Layer）和晶圓級的錫球黏著技術，在晶圓尚未切割前，便直接將錫球黏著於晶圓表面，因此不需經過打線接合（Wire Bond）和填膠（Underfill）等程序，晶圓在測試切割成為單一晶片後，即可透過表面黏著技術（Surface Mount Technology；SMT）直接安裝於電路板上。Ultra CSP因其封裝製程可藉由重分佈層將焊墊重新路由至JEDEC標準間矩，並在重新排列的焊墊上使用CSP尺寸的焊球進行接合，因此亦能沿用目前使用銲線封裝的IC設計，減少重新設計IC的成本。

　取代SOC成為市場解決方案的SIP封裝技術

　近年來半導體產業積極朝向系統單晶片（SoC）與系統級封裝（SiP）方向發展，以求達到產品效能與便利性的提升。

　一直被業界所期待的系統單晶片，係將包括處理器、記憶體、周邊電路及其他相關應用電路都整合至單一晶片上，也同樣具備強化產品效能等優勢，但因技術目前仍未成熟，導致良率偏低、成本過高等挑戰尚待克服。

　屬於系統級封裝的堆疊式晶片級封裝技術由於具備將不同的晶片或其他電子元件，整合於同一封裝模組內，以執行某種相當於系統層級的功能，具有高效能與低成本的優勢，另一個好處是這樣可以減少或消除客戶對高速電路設計的需求且系統級封裝產生的EMI噪音更小。

　目前系統級封裝主要有兩種方式，一種是晶片與晶片的堆疊，即稱為堆疊式晶片級封裝（Stacked Chip Scale Package；SCSP），另一種為兩個或數個已經完成封裝的晶片，利用SMT製程，將其已完成單一晶片封裝的產品堆疊起來，而成為一複合式的封裝體，稱為立體式封裝（3D package）。

　現階段堆疊式晶片級封裝有兩種封裝型態，分別是兩顆堆疊式封裝及三明治結構的堆疊式封裝，兩顆堆疊式封裝是

　上層晶片尺寸小於下層晶片尺寸之封裝方式，而三明治結構的堆疊式封裝型態，則是封裝體為晶片尺寸相近，或是上層晶片尺寸大於下層晶片者，即採用此方案。

　不過堆疊式晶片級封裝也不是沒有問題產生，因為要適應堆疊式晶片級封裝的厚度，晶片都需經過研磨過程，中間可能產生晶圓翹曲易碎與打線問題，特別是當晶片變薄後，也會削減晶片本身的強度，增加打線時的困難度。再加上在銲線的製程中，當堆疊式晶片的上層晶片的尺寸大於下層晶片時，便會產生所謂懸空（overhang）的情形，這種情況將會造成上層晶片的震動，而將增加打線時的困難度。

　立體式封裝目前大致發展出兩種方是，分別是PoP（Package on Package）以及PiP（Package in Package），PoP是一種很典型的3D封裝，將經過完整測試的封裝如單晶片FBGA或堆疊晶片FPGA（典型的記憶體晶片）被堆疊在另外一片單晶片FBGA或堆疊晶片FBGA（典型的基頻或類比晶片）的上部。而PiP則是一種在BAP（基礎裝配封裝）上部堆疊經過完全測試的內部堆疊模組（ISM），以形成單CSP（晶片級封裝）解決方案的3D封裝。

　因應手機多媒體需求　MCP封裝技術誕生

　由於手機多媒體應用日漸增多，造成手機記憶體容量需求亦隨之增加，然而因手機輕薄短小的趨勢，所以記憶體晶片在系統產品中能用的空間愈來愈小，故將手機記憶體NOR Flash、NAND Flash、Low Power SRAM及Pseudo SRAM堆疊封裝成一顆的多晶片封裝（Multi-Chip Packaging；MCP）技術很普遍地應用在手機上，以節省空間達到輕薄短小的目的。

　觀察近年來MCP技術發展，以韓國三星電子較其它廠商積極，在2005年1月宣佈已發展出全球首見8顆晶片堆疊的MCP技術（如圖2所示），計畫應用在高容量記憶體的行動產品，例如3G高階行動電話，與其它體積愈趨迷你的行動應用電子裝置市場。此產品的尺寸為11mm×14mm×1.4mm，內含2顆1Gb NAND Flash，2顆256Mb NOR Flash，2顆256Mb Mobile DRAM，以及1顆128Mb及1顆64Mb的UtRAM（Unit Transistor RAM），記憶體容量達3.2Gb。三星電子曾於2003年11月開發出6顆晶片堆疊的MCP技術，一年後又提升至8顆晶片，顯示非常重視此技術的發展。

　三星電子隨即在2005年2月表示已開始量產全球最大容量的2.5Gb MCP記憶體，而過去MCP最大容量為1.5Gb。此次量產的產品係將2顆1Gb NAND Flash與2顆256Mb Mobile DRAM堆疊，4顆晶片整合於單一封裝的MCP。MCP技術發展的關鍵在於封裝厚度的控制及測試的問題。一般來說，MCP所堆疊的記憶體晶片數量愈多，它的厚度也將隨之增加，所以在整個設計過程中需控制晶片的厚度以減少晶片堆疊的空間。三星最近所發表的8顆晶片MCP厚度為1.4mm，這僅相當於目前4顆晶片MCP的厚度，表示即使堆疊的晶片數量增加，其厚度還是需控制在1.4mm左右。

　那麼MCP的未來潛力真有那麼好嗎？以往雖然各種不同的多重晶片封裝已使用多年，然礙於成本問題，使得產量相對較低，不過，結合SRAM與NOR Flash的多重晶片封裝記憶體，使用在手機等應用裝置上，成為MCP市場高成長、高產量的背後驅動力。MCP記憶體剛開始僅應用在高階手機市場，隨著低階手機亦追求小型化後，也開始使用MCP記憶體，目前最常見的MCP記憶體，是結合1顆32-Mbit的NOR Flash再加上8-Mbit的SRAM。

　根據市調研究機構iSuppli研究，這種結合SRAM與Flash的MCP記憶體，預估未來4年其年複合成長率可達到37.6％，預計到2008年，全球將有超過95％以上的手機，都是使用此種類型的MCP記憶體。報告中亦指出，預估2007年全球MCP出貨量可達6.587億個，規模為2001年出貨量的6倍，為2003年出貨量的3倍。

　但就像前面每一種技術一樣，再怎樣完美都還是會有問題存在，由於使用MCP的封裝技術時，若有一顆IC失效，將連帶造成整個構裝體中的所有IC無法運作，除了影響整體良率外，更會導致成本的大幅提高，而且隨著MCP堆疊的晶片愈來愈多，良率所造成的影響將愈來愈嚴重。因此在封裝前就需要確認IC的好壞與否，將成為MCP封裝流程的重要步驟。

posted by C.H. Chen @ 11:25 PM