台積電推45奈米製程設計流程8.0版 先進製程競爭激烈 對於漏電功耗著墨更深
宋丁儀/新竹 2007/05/30繼台積電日前宣布9月45奈米製程技術將進入量產,領先晶圓代工同業,為迎接全球設計自動化會議(Design Automation Conference;DAC)將於6月4~8日於聖地牙哥舉行,台積電也將於此期間發表設計流程(design reference flow)8.0版本。8.0版本是台積電專為45奈米製程技術之IC設計客戶所建置,其中較過去設計流程版本最大不同是內建專為客戶量身訂製的雙重模式SRAM(Dual Power SRAM)。
半導體業者表示,台積電2006年7月宣布推出為65奈米製程技術所建置完成的設計流程7.0版本領先同業。而據台積電內部規劃,2007年6月預計推出為45奈米製程所量身訂做的設計流程8.0版本。事實上台積電內部45奈米製程設計流程雛形早已初備,45奈米製程浸潤式顯影技術下半年最快9月即將量產。因此,台積電搶在同業之前,擬於DAC盛會期間宣布推出8.0版本。
台積電推出8.0版本距離7.0版本不到1年時間,目前採用台積電65奈米製程的客戶比重僅佔台積電營收的個位數百分比,不過由於同業包括聯電、新加坡特許(Chartered Semiconductor)65奈米製程皆已量產,台積電45奈米製程必須搶先推出,並搭配完整建置的設計流程才能贏得市場先機。也讓8.0版本僅與7.0版本相距不到短短1年,也顯見先進製程競爭之激烈。
據了解,台積電將宣布推出的8.0設計流程,較以往不同的是,對於功耗、漏電問題著墨更深。包括在動態電流(Dynamic Power)方面,創新地發明雙重模式SRAM,可以在客戶完成設計(tape-out)之後再調整電流模式,以及在動態漏電(active leakage)和靜態漏電(standby leakage)方面提供新的解決方案,以降低45奈米製程技術的漏電功耗問題。
事實上,台積電先進製程技術過去推出時多半採泛用型製程(GP)先行的方式,不過,由於進入65奈米製程後,一方面因手機客戶採用此製程更加關心漏電功耗問題,另一方面製程難度提高漏電問題更為棘手,因此,從65奈米製程開始,台積電所推出的製程技術都採取低功耗(LP)先行。同時在設計流程方面,也可看出漏電功耗所帶來的種種挑戰。
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